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Commit ec6b9d7

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committed
dts: nxp: imx95: move pinmux definition in SoC variant
Move definition of pinmux for i.MX 95 as, i.MX 95 19x19 and i.MX 95 15x15 have different pinmux definitions. Signed-off-by: Aziz Sellami <[email protected]>
1 parent abfc54b commit ec6b9d7

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‎boards/nxp/imx95_evk/imx95_evk_mimx9596_a55.dts

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/dts-v1/;
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#include <nxp/nxp_mimx95_a55.dtsi>
9+
#include <nxp/nxp_mimx95_19x19_a55.dtsi>
1010
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/ {

‎boards/nxp/imx95_evk/imx95_evk_mimx9596_a55_smp.dts

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/dts-v1/;
88

9-
#include <nxp/nxp_mimx95_a55.dtsi>
9+
#include <nxp/nxp_mimx95_19x19_a55.dtsi>
1010
#include "imx95_evk-pinctrl.dtsi"
1111

1212
/ {

‎boards/nxp/imx95_evk_15x15/imx95_evk_15x15_mimx9596_a55.dts

Lines changed: 1 addition & 1 deletion
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@@ -6,7 +6,7 @@
66

77
/dts-v1/;
88

9-
#include <nxp/nxp_mimx95_a55.dtsi>
9+
#include <nxp/nxp_mimx95_15x15_a55.dtsi>
1010
#include "imx95_evk_15x15-pinctrl.dtsi"
1111

1212
/ {

‎dts/arm64/nxp/nxp_mimx95_15x15_a55.dtsi

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1+
/*
2+
* Copyright 2025 NXP
3+
*
4+
* SPDX-License-Identifier: Apache-2.0
5+
*/
6+
7+
#include <arm64/nxp/nxp_mimx95_a55.dtsi>
8+
9+
/*
10+
* GPIO pinmux options. These options define the pinmux settings
11+
* for GPIO ports on the package, so that the GPIO driver can
12+
* select GPIO mux options during GPIO configuration.
13+
*/
14+
15+
&gpio1{
16+
pinmux = <&iomuxc_i2c1_scl_gpio_io_bit_gpio1_io_bit0>,
17+
<&iomuxc_i2c1_sda_gpio_io_bit_gpio1_io_bit1>,
18+
<&iomuxc_i2c2_scl_gpio_io_bit_gpio1_io_bit2>,
19+
<&iomuxc_i2c2_sda_gpio_io_bit_gpio1_io_bit3>,
20+
<&iomuxc_uart1_rxd_gpio_io_bit_gpio1_io_bit4>,
21+
<&iomuxc_uart1_txd_gpio_io_bit_gpio1_io_bit5>,
22+
<&iomuxc_uart2_rxd_gpio_io_bit_gpio1_io_bit6>,
23+
<&iomuxc_uart2_txd_gpio_io_bit_gpio1_io_bit7>,
24+
<&iomuxc_pdm_clk_gpio_io_bit_gpio1_io_bit8>,
25+
<&iomuxc_pdm_bit_stream0_gpio_io_bit_gpio1_io_bit9>,
26+
<&iomuxc_pdm_bit_stream1_gpio_io_bit_gpio1_io_bit10>,
27+
<&iomuxc_sai1_txfs_gpio_io_bit_gpio1_io_bit11>,
28+
<&iomuxc_sai1_txc_gpio_io_bit_gpio1_io_bit12>,
29+
<&iomuxc_sai1_txd0_gpio_io_bit_gpio1_io_bit13>,
30+
<&iomuxc_sai1_rxd0_gpio_io_bit_gpio1_io_bit14>,
31+
<&iomuxc_wdog_any_gpio_io_bit_gpio1_io_bit15>;
32+
};
33+
34+
&gpio2{
35+
pinmux = <&iomuxc_gpio_io00_gpio_io_bit_gpio2_io_bit0>,
36+
<&iomuxc_gpio_io01_gpio_io_bit_gpio2_io_bit1>,
37+
<&iomuxc_gpio_io02_gpio_io_bit_gpio2_io_bit2>,
38+
<&iomuxc_gpio_io03_gpio_io_bit_gpio2_io_bit3>,
39+
<&iomuxc_gpio_io04_gpio_io_bit_gpio2_io_bit4>,
40+
<&iomuxc_gpio_io05_gpio_io_bit_gpio2_io_bit5>,
41+
<&iomuxc_gpio_io06_gpio_io_bit_gpio2_io_bit6>,
42+
<&iomuxc_gpio_io07_gpio_io_bit_gpio2_io_bit7>,
43+
<&iomuxc_gpio_io08_gpio_io_bit_gpio2_io_bit8>,
44+
<&iomuxc_gpio_io09_gpio_io_bit_gpio2_io_bit9>,
45+
<&iomuxc_gpio_io10_gpio_io_bit_gpio2_io_bit10>,
46+
<&iomuxc_gpio_io11_gpio_io_bit_gpio2_io_bit11>,
47+
<&iomuxc_gpio_io12_gpio_io_bit_gpio2_io_bit12>,
48+
<&iomuxc_gpio_io13_gpio_io_bit_gpio2_io_bit13>,
49+
<&iomuxc_gpio_io14_gpio_io_bit_gpio2_io_bit14>,
50+
<&iomuxc_gpio_io15_gpio_io_bit_gpio2_io_bit15>,
51+
<&iomuxc_gpio_io16_gpio_io_bit_gpio2_io_bit16>,
52+
<&iomuxc_gpio_io17_gpio_io_bit_gpio2_io_bit17>,
53+
<&iomuxc_gpio_io18_gpio_io_bit_gpio2_io_bit18>,
54+
<&iomuxc_gpio_io19_gpio_io_bit_gpio2_io_bit19>,
55+
<&iomuxc_gpio_io20_gpio_io_bit_gpio2_io_bit20>,
56+
<&iomuxc_gpio_io21_gpio_io_bit_gpio2_io_bit21>,
57+
<&iomuxc_gpio_io22_gpio_io_bit_gpio2_io_bit22>,
58+
<&iomuxc_gpio_io23_gpio_io_bit_gpio2_io_bit23>,
59+
<&iomuxc_gpio_io24_gpio_io_bit_gpio2_io_bit24>,
60+
<&iomuxc_gpio_io25_gpio_io_bit_gpio2_io_bit25>,
61+
<&iomuxc_gpio_io26_gpio_io_bit_gpio2_io_bit26>,
62+
<&iomuxc_gpio_io27_gpio_io_bit_gpio2_io_bit27>,
63+
<&iomuxc_gpio_io28_gpio_io_bit_gpio2_io_bit28>,
64+
<&iomuxc_gpio_io29_gpio_io_bit_gpio2_io_bit29>,
65+
<&iomuxc_gpio_io30_gpio_io_bit_gpio2_io_bit30>,
66+
<&iomuxc_gpio_io31_gpio_io_bit_gpio2_io_bit31>;
67+
};
68+
69+
&gpio3{
70+
pinmux = <&iomuxc_sd2_cd_b_gpio_io_bit_gpio3_io_bit0>,
71+
<&iomuxc_sd2_clk_gpio_io_bit_gpio3_io_bit1>,
72+
<&iomuxc_sd2_cmd_gpio_io_bit_gpio3_io_bit2>,
73+
<&iomuxc_sd2_data0_gpio_io_bit_gpio3_io_bit3>,
74+
<&iomuxc_sd2_data1_gpio_io_bit_gpio3_io_bit4>,
75+
<&iomuxc_sd2_data2_gpio_io_bit_gpio3_io_bit5>,
76+
<&iomuxc_sd2_data3_gpio_io_bit_gpio3_io_bit6>,
77+
<&iomuxc_sd2_reset_b_gpio_io_bit_gpio3_io_bit7>,
78+
<&iomuxc_sd1_clk_gpio_io_bit_gpio3_io_bit8>,
79+
<&iomuxc_sd1_cmd_gpio_io_bit_gpio3_io_bit9>,
80+
<&iomuxc_sd1_data0_gpio_io_bit_gpio3_io_bit10>,
81+
<&iomuxc_sd1_data1_gpio_io_bit_gpio3_io_bit11>,
82+
<&iomuxc_sd1_data2_gpio_io_bit_gpio3_io_bit12>,
83+
<&iomuxc_sd1_data3_gpio_io_bit_gpio3_io_bit13>,
84+
<&iomuxc_sd1_data4_gpio_io_bit_gpio3_io_bit14>,
85+
<&iomuxc_sd1_data5_gpio_io_bit_gpio3_io_bit15>,
86+
<&iomuxc_sd1_data6_gpio_io_bit_gpio3_io_bit16>,
87+
<&iomuxc_sd1_data7_gpio_io_bit_gpio3_io_bit17>,
88+
<&iomuxc_sd1_strobe_gpio_io_bit_gpio3_io_bit18>,
89+
<&iomuxc_sd2_vselect_gpio_io_bit_gpio3_io_bit19>,
90+
<&iomuxc_sd3_clk_gpio_io_bit_gpio3_io_bit20>,
91+
<&iomuxc_sd3_cmd_gpio_io_bit_gpio3_io_bit21>,
92+
<&iomuxc_sd3_data0_gpio_io_bit_gpio3_io_bit22>,
93+
<&iomuxc_sd3_data1_gpio_io_bit_gpio3_io_bit23>,
94+
<&iomuxc_sd3_data2_gpio_io_bit_gpio3_io_bit24>,
95+
<&iomuxc_sd3_data3_gpio_io_bit_gpio3_io_bit25>,
96+
<&iomuxc_ccm_clko1_gpio_io_bit_gpio3_io_bit26>,
97+
<&iomuxc_ccm_clko2_gpio_io_bit_gpio3_io_bit27>,
98+
<&iomuxc_dap_tdi_gpio_io_bit_gpio3_io_bit28>,
99+
<&iomuxc_dap_tms_swdio_gpio_io_bit_gpio3_io_bit29>,
100+
<&iomuxc_dap_tclk_swclk_gpio_io_bit_gpio3_io_bit30>,
101+
<&iomuxc_dap_tdo_traceswo_gpio_io_bit_gpio3_io_bit31>;
102+
};
103+
104+
&gpio4{
105+
pinmux = <&iomuxc_enet1_mdc_gpio_io_bit_gpio4_io_bit0>,
106+
<&iomuxc_enet1_mdio_gpio_io_bit_gpio4_io_bit1>,
107+
<&iomuxc_enet1_td3_gpio_io_bit_gpio4_io_bit2>,
108+
<&iomuxc_enet1_td2_gpio_io_bit_gpio4_io_bit3>,
109+
<&iomuxc_enet1_td1_gpio_io_bit_gpio4_io_bit4>,
110+
<&iomuxc_enet1_td0_gpio_io_bit_gpio4_io_bit5>,
111+
<&iomuxc_enet1_tx_ctl_gpio_io_bit_gpio4_io_bit6>,
112+
<&iomuxc_enet1_txc_gpio_io_bit_gpio4_io_bit7>,
113+
<&iomuxc_enet1_rx_ctl_gpio_io_bit_gpio4_io_bit8>,
114+
<&iomuxc_enet1_rxc_gpio_io_bit_gpio4_io_bit9>,
115+
<&iomuxc_enet1_rd0_gpio_io_bit_gpio4_io_bit10>,
116+
<&iomuxc_enet1_rd1_gpio_io_bit_gpio4_io_bit11>,
117+
<&iomuxc_enet1_rd2_gpio_io_bit_gpio4_io_bit12>,
118+
<&iomuxc_enet1_rd3_gpio_io_bit_gpio4_io_bit13>,
119+
<&iomuxc_enet2_mdc_gpio_io_bit_gpio4_io_bit14>,
120+
<&iomuxc_enet2_mdio_gpio_io_bit_gpio4_io_bit15>,
121+
<&iomuxc_enet2_td3_gpio_io_bit_gpio4_io_bit16>,
122+
<&iomuxc_enet2_td2_gpio_io_bit_gpio4_io_bit17>,
123+
<&iomuxc_enet2_td1_gpio_io_bit_gpio4_io_bit18>,
124+
<&iomuxc_enet2_td0_gpio_io_bit_gpio4_io_bit19>,
125+
<&iomuxc_enet2_tx_ctl_gpio_io_bit_gpio4_io_bit20>,
126+
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127+
<&iomuxc_enet2_rx_ctl_gpio_io_bit_gpio4_io_bit22>,
128+
<&iomuxc_enet2_rxc_gpio_io_bit_gpio4_io_bit23>,
129+
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134+
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135+
};
136+
137+
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138+
pinmux = <&iomuxc_xspi1_data0_gpio_io_bit_gpio5_io_bit0>,
139+
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‎dts/arm64/nxp/nxp_mimx95_19x19_a55.dtsi

Lines changed: 156 additions & 0 deletions
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1+
/*
2+
* Copyright 2025 NXP
3+
*
4+
* SPDX-License-Identifier: Apache-2.0
5+
*/
6+
7+
#include <arm64/nxp/nxp_mimx95_a55.dtsi>
8+
9+
/*
10+
* GPIO pinmux options. These options define the pinmux settings
11+
* for GPIO ports on the package, so that the GPIO driver can
12+
* select GPIO mux options during GPIO configuration.
13+
*/
14+
15+
&gpio1{
16+
pinmux = <&iomuxc_i2c1_scl_gpio_io_bit_gpio1_io_bit0>,
17+
<&iomuxc_i2c1_sda_gpio_io_bit_gpio1_io_bit1>,
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19+
<&iomuxc_i2c2_sda_gpio_io_bit_gpio1_io_bit3>,
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<&iomuxc_uart1_rxd_gpio_io_bit_gpio1_io_bit4>,
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<&iomuxc_uart1_txd_gpio_io_bit_gpio1_io_bit5>,
22+
<&iomuxc_uart2_rxd_gpio_io_bit_gpio1_io_bit6>,
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<&iomuxc_uart2_txd_gpio_io_bit_gpio1_io_bit7>,
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<&iomuxc_pdm_clk_gpio_io_bit_gpio1_io_bit8>,
25+
<&iomuxc_pdm_bit_stream0_gpio_io_bit_gpio1_io_bit9>,
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<&iomuxc_pdm_bit_stream1_gpio_io_bit_gpio1_io_bit10>,
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};
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&gpio2{
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pinmux = <&iomuxc_gpio_io00_gpio_io_bit_gpio2_io_bit0>,
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&gpio3{
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pinmux = <&iomuxc_sd2_cd_b_gpio_io_bit_gpio3_io_bit0>,
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87+
<&iomuxc_sd1_data7_gpio_io_bit_gpio3_io_bit17>,
88+
<&iomuxc_sd1_strobe_gpio_io_bit_gpio3_io_bit18>,
89+
<&iomuxc_sd2_vselect_gpio_io_bit_gpio3_io_bit19>,
90+
<&iomuxc_sd3_clk_gpio_io_bit_gpio3_io_bit20>,
91+
<&iomuxc_sd3_cmd_gpio_io_bit_gpio3_io_bit21>,
92+
<&iomuxc_sd3_data0_gpio_io_bit_gpio3_io_bit22>,
93+
<&iomuxc_sd3_data1_gpio_io_bit_gpio3_io_bit23>,
94+
<&iomuxc_sd3_data2_gpio_io_bit_gpio3_io_bit24>,
95+
<&iomuxc_sd3_data3_gpio_io_bit_gpio3_io_bit25>,
96+
<&iomuxc_ccm_clko1_gpio_io_bit_gpio3_io_bit26>,
97+
<&iomuxc_ccm_clko2_gpio_io_bit_gpio3_io_bit27>,
98+
<&iomuxc_dap_tdi_gpio_io_bit_gpio3_io_bit28>,
99+
<&iomuxc_dap_tms_swdio_gpio_io_bit_gpio3_io_bit29>,
100+
<&iomuxc_dap_tclk_swclk_gpio_io_bit_gpio3_io_bit30>,
101+
<&iomuxc_dap_tdo_traceswo_gpio_io_bit_gpio3_io_bit31>;
102+
};
103+
104+
&gpio4{
105+
pinmux = <&iomuxc_enet1_mdc_gpio_io_bit_gpio4_io_bit0>,
106+
<&iomuxc_enet1_mdio_gpio_io_bit_gpio4_io_bit1>,
107+
<&iomuxc_enet1_td3_gpio_io_bit_gpio4_io_bit2>,
108+
<&iomuxc_enet1_td2_gpio_io_bit_gpio4_io_bit3>,
109+
<&iomuxc_enet1_td1_gpio_io_bit_gpio4_io_bit4>,
110+
<&iomuxc_enet1_td0_gpio_io_bit_gpio4_io_bit5>,
111+
<&iomuxc_enet1_tx_ctl_gpio_io_bit_gpio4_io_bit6>,
112+
<&iomuxc_enet1_txc_gpio_io_bit_gpio4_io_bit7>,
113+
<&iomuxc_enet1_rx_ctl_gpio_io_bit_gpio4_io_bit8>,
114+
<&iomuxc_enet1_rxc_gpio_io_bit_gpio4_io_bit9>,
115+
<&iomuxc_enet1_rd0_gpio_io_bit_gpio4_io_bit10>,
116+
<&iomuxc_enet1_rd1_gpio_io_bit_gpio4_io_bit11>,
117+
<&iomuxc_enet1_rd2_gpio_io_bit_gpio4_io_bit12>,
118+
<&iomuxc_enet1_rd3_gpio_io_bit_gpio4_io_bit13>,
119+
<&iomuxc_enet2_mdc_gpio_io_bit_gpio4_io_bit14>,
120+
<&iomuxc_enet2_mdio_gpio_io_bit_gpio4_io_bit15>,
121+
<&iomuxc_enet2_td3_gpio_io_bit_gpio4_io_bit16>,
122+
<&iomuxc_enet2_td2_gpio_io_bit_gpio4_io_bit17>,
123+
<&iomuxc_enet2_td1_gpio_io_bit_gpio4_io_bit18>,
124+
<&iomuxc_enet2_td0_gpio_io_bit_gpio4_io_bit19>,
125+
<&iomuxc_enet2_tx_ctl_gpio_io_bit_gpio4_io_bit20>,
126+
<&iomuxc_enet2_txc_gpio_io_bit_gpio4_io_bit21>,
127+
<&iomuxc_enet2_rx_ctl_gpio_io_bit_gpio4_io_bit22>,
128+
<&iomuxc_enet2_rxc_gpio_io_bit_gpio4_io_bit23>,
129+
<&iomuxc_enet2_rd0_gpio_io_bit_gpio4_io_bit24>,
130+
<&iomuxc_enet2_rd1_gpio_io_bit_gpio4_io_bit25>,
131+
<&iomuxc_enet2_rd2_gpio_io_bit_gpio4_io_bit26>,
132+
<&iomuxc_enet2_rd3_gpio_io_bit_gpio4_io_bit27>,
133+
<&iomuxc_ccm_clko3_gpio_io_bit_gpio4_io_bit28>,
134+
<&iomuxc_ccm_clko4_gpio_io_bit_gpio4_io_bit29>;
135+
};
136+
137+
&gpio5{
138+
pinmux = <&iomuxc_xspi1_data0_gpio_io_bit_gpio5_io_bit0>,
139+
<&iomuxc_xspi1_data1_gpio_io_bit_gpio5_io_bit1>,
140+
<&iomuxc_xspi1_data2_gpio_io_bit_gpio5_io_bit2>,
141+
<&iomuxc_xspi1_data3_gpio_io_bit_gpio5_io_bit3>,
142+
<&iomuxc_xspi1_data4_gpio_io_bit_gpio5_io_bit4>,
143+
<&iomuxc_xspi1_data5_gpio_io_bit_gpio5_io_bit5>,
144+
<&iomuxc_xspi1_data6_gpio_io_bit_gpio5_io_bit6>,
145+
<&iomuxc_xspi1_data7_gpio_io_bit_gpio5_io_bit7>,
146+
<&iomuxc_xspi1_dqs_gpio_io_bit_gpio5_io_bit8>,
147+
<&iomuxc_xspi1_sclk_gpio_io_bit_gpio5_io_bit9>,
148+
<&iomuxc_xspi1_ss0_b_gpio_io_bit_gpio5_io_bit10>,
149+
<&iomuxc_xspi1_ss1_b_gpio_io_bit_gpio5_io_bit11>,
150+
<&iomuxc_gpio_io32_gpio_io_bit_gpio5_io_bit12>,
151+
<&iomuxc_gpio_io33_gpio_io_bit_gpio5_io_bit13>,
152+
<&iomuxc_gpio_io34_gpio_io_bit_gpio5_io_bit14>,
153+
<&iomuxc_gpio_io35_gpio_io_bit_gpio5_io_bit15>,
154+
<&iomuxc_gpio_io36_gpio_io_bit_gpio5_io_bit16>,
155+
<&iomuxc_gpio_io37_gpio_io_bit_gpio5_io_bit17>;
156+
};

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