Разработка компонента на основе pseudo dual port memory

[dsmv]

Компонент на основе памяти с отдельным портом записи и отдельным портом чтения.
Основные требования:

• число банков 4
• число портов 3
• на входе и выходе все сигналы должны быть буферизированы на регистрах

[dsmv]

4f516ca
Каталог src_m2 - работа над тестом.
Каталог vivado_m2 - скрипты для симуляции в Vivado 2020.2
Проблемы:

• На три запроса чтения поступают пять ответов
• Видно, что r0_aready формируется с задержкой относительно r0_avalid - это нормально
• Видно, что r0_aready не снимается после появления r0_aready=1 и r0_avalid=1 - это тоже допустимо
• А вот здесь скорее всего ошибка - сигнал к0_avalid появился до снятия сиганал r0_aready, появилось событие r0_aready=1 и r0_avalid=1, при этом testbecnh его посчитал за передачу адреса на чтение а компонент памяти скорее всего его проигнорировал, но при этом он запустил цикл чтения и цикл выдачи сигнала r0_aready
• Сигнал r0_dvalid для первого запроса держится несколько тактов, это неправильно. Запрошена только одна операция чтения
• Скорее всего пятый сигнал r0_aready формируется ошибочно, хотя r0_aready может быть сформирован без r0_avalid